封裝方式可分為軟封裝和硬封裝，軟封裝首要依據(jù)運用要求直接制作成模塊，而硬封裝則是封裝成獨立的芯片。現(xiàn)在封裝主要分為DIP雙列直插和SMD貼片封裝兩種，下面簡單介紹下電子元器件常用的5種封裝方法與封裝知識。

1、DIP雙列直插式封裝技術（dual inline-pin package）：

雙入線封裝，DRAM的一種元件封裝形式。指采用雙列直插形式封裝的集成電路、模塊電源，絕大多數(shù)中小規(guī)模集成電路、模塊電源均采用這種封裝形式，其引腳數(shù)一般不超過100。DIP封裝結構形式有：多層陶瓷雙列直插式DIP，單層陶瓷雙列直插式DIP，引線框架式DIP、塑料包封結構式，陶瓷低熔玻璃封裝式等。

2、QFP四方扁平封裝（Plastic Quad Flat Package）：

封裝的芯片引腳之間間隔很小，引腳很細，一般大規(guī)劃或超大型集成電路都選用這種封裝方法，其引腳數(shù)—般在100個以上。用這種辦法封裝的芯片有必要選用SMD （外表裝置設備技能）將芯片與主板焊接起米。選用SMD裝置的芯片不必在主板上打孔，一般在主板外表上有規(guī)劃好的相應引腳的焊點。將芯片各引腳對準相應的焊點，即可完成與主板的焊接，用這種辦法焊上去的芯片，如果不用專用工具是很難拆開下來的。

QFP封裝具有以下特色：

（1）適用于SMD外表裝置技能在PCB電路板上裝置布線；

（2）合適高頻運用；

（3）操作便利，可靠性高；

（4）芯片面積與封裝面積之間的比值較小。Intel系列CPU中80286、80386和某些486土板中的芯片就是選用這種封裝。

3、SOP小外型封裝（Small Outline Package）：

SOP封裝技能由1968-1969年菲利浦公司開發(fā)成功，今后逐步派生出SOJ（J型引腳小外形封裝）、TSOP（薄小外型封裝）、VSOP（其小外開封裝）、SSOP（縮小型SOP）、TSSOP（薄的縮小型SOP）及SOT（小外型晶體管）、SOIC（小外型集成電路）等。SOP封裝的應用規(guī)模很廣，主板的頻率發(fā)作器芯片就是選用SOP封裝。

4、PLCC塑封引線芯片封裝（Plastic Leaded Chip Carrier）：

外形呈正方形，四周都有引腳，外形尺寸比DIP封裝小得多。PLCC封裝合適用SMD外表裝置技能在PCB上裝置布線，具有外形尺寸小、可靠性高的優(yōu)勢。

5、BGA球柵陣列封裝（Ball Grid Array Package）：

BGA封裝的I/O端子以圓形或柱狀焊點按陣列辦法散布在封裝下面，BGA技能的優(yōu)勢是I/O引腳數(shù)盡管添加了，但引腳間距并沒有減小反而添加了，然后進步了拼裝成品率。盡管它的功耗添加，但BGA能用可控塌陷芯片法焊接，然后能夠改善它的電熱功能。厚度和質量都較曾經(jīng)的封裝技能有所削減，寄生參數(shù)減小，信號傳輸推遲小，運用頻率大人進步，組裝可用共面焊接，可靠性高。

BGA與TSOP比較，具有更小的體積，更好的散熱功能和電功能。BGA封裝技能使每平方英寸①的存儲量有了很大提高，選用BGA封裝技能的內存產品在相同容量下，體積只有TSOP封裝的三分之一。與傳統(tǒng)TSOP封裝辦法比較，BGA封裝方法有愈加快速和有用的散熱途徑。 芯片封裝后，關于芯片的引線能夠簡略再分為電源線（包含參閱信號線）、地線（包含襯底銜接線）、信號輸入輸出線。

一切這些引線及其內引線都會產牛寄生效應，而這些寄生效應關于電路功能的影響，特別是在高速高精度的電路，封裝的寄生效應的影響愈加突出。在進行此類電路規(guī)劃時有必要考慮封裝的寄生效應的影響，在進行電路仿真時就需求包含一個合理的電路封裝模型，同時在電路規(guī)劃和地圖規(guī)劃時有必要采納許多預防措施來減小封裝寄生參數(shù)的影響。

封裝的寄生參數(shù)首要包含有：自感（內引線和外引線），外引線對地電容，外引線之間的互感以及外引線之間的電容等。

自感：

一切引線（內引線及外引線）都存在必定的自感，其電感值的巨細首要取決于線的長度和封裝類型，在現(xiàn)代封裝工藝中其典型值約為2~20nH。因為電源線與地線是電路中的共用連線，在典型的混合信號lC中，因為連線自感所發(fā)作的噪聲對電路的影響首要體現(xiàn)地電源線與地線上，即所謂的電源和地的電壓反射或噪聲。

當電路中多個邏輯門在每個時鐘跳變進行開關時，在與其相連的電源線與地線上會發(fā)作很大的噪聲，所以在混合體系的地圖規(guī)劃中一般將模仿模塊與數(shù)字模塊的電源線與地線分開提供，即所謂的模仿電源和數(shù)字電源。但是在地圖規(guī)劃中不可能絕對地把電源線分成模仿電源與數(shù)字電源，有時還需第三根電源線來避免模仿電源與數(shù)寧電源之間的彼此攪擾。而且能夠使剛多個焊盤，多條內引線和多個封裝引腳，以下降引線的等效電感。也能夠運用一個大的片上電容來堅持電源VD與地之間的電壓安穩(wěn)。

選用片上電容辦法來解決自感的影響時，要注意片上電容的伉的挑選，應避免與封裝電感發(fā)作頻率為芯片作業(yè)頻率的諧振（可經(jīng)過規(guī)劃幾個電阻與該電容串聯(lián)來破壞諧振）。在CMOS工藝中一般由MOS管構成該電容器，這要求晶體管很大，因而大大增大了芯片面積。與襯底內連線也體現(xiàn)出自感。

在現(xiàn)代的封裝中，一般選用將管芯經(jīng)過導電樹脂直接固定在接地金屬層上，并與幾個接地的封裝引腳相連，以充沛減小襯底的噪聲，消除襯底連線的自感。輸入信號有時也會遭到引線自感的影響，首要體現(xiàn)在對信號高頻成分的衰減上，也會表現(xiàn)在瞬態(tài)波形中會發(fā)作嚴重的阻尼振蕩，然后影響信號的安穩(wěn)。

互感：

內引線和外引線上的瓦感會把一些噪聲耦合到靈敏信號中，然后對信號發(fā)作影響，關于模仿電源和模仿輸入都易受數(shù)字電源的噪聲或時鐘線的跳變等影響，此時有必要對焊盤結構和位置進行認真的規(guī)劃，以減小互感的影響。減小互感的辦法首要有兩種，一是使引線銜接時相互筆直，二是在靈敏信號的內引線之間刺進相對安穩(wěn)的地線或電源線。當然關于多個并聯(lián)線，也可規(guī)劃成被地線包圍，以減小互感效應，以至于忽略不計。

在地圖規(guī)劃時也可減小互感，即在布線時把兩條電流方向相反的引線并排在一起，就可利用互感來減小自感，所以在規(guī)劃焊盤結構時應充沛利用這個性質。每個外引線對地都存在寄生電容，即所謂的自感和互感電容，這可能會約束電路的輸入帶寬或許添加前一級的負載。更重要的是，這一電容與內引線、外引線上的總電感將發(fā)作必定的諧振頻率，這一頻率能夠被電路中不同的瞬態(tài)電流所鼓勵。因為內引線和外引線的串聯(lián)電阻較小，因而其品質因數(shù)（Q）很大，這會引起強烈的諧振，然后顯著地擴大了噪聲。外引線之間的電容會導致線問的附加耦合，這也有必要包含在仿真中。

封裝的材料介質包括金屬、陶瓷、塑料等，封裝大致經(jīng)過的發(fā)展進程如下：

結構方面：TO->DIP->PLCC->QFP->BGA ->CSP；

材料方面：金屬->陶瓷->塑料；

引腳形狀：長引線直插->短引線或無引線貼裝->球狀凸點；

裝配方式：通孔插裝->表面組裝->直接安裝。